1 月 16 日消息，科技媒体 NeoWin 昨日（1 月 15 日）发布博文，基于美国商标和专利局（USPTO）公示的清单，AMD 获批《均衡延迟堆叠缓存》（Balanced Latency Stacked Cache）专利，意在将 3D 堆叠技术从目前的 L3 缓存扩展至 L2 缓存。

IT之家注：L2 缓存通俗理解可视为 CPU 内部的数据“中转站”。它比内存快得多，但比一级缓存（L1）稍慢。它是 CPU 核心获取数据的第二道防线，容量和速度直接影响处理器的响应效率。

不同于目前仅在三级缓存（L3/LLC）使用堆叠技术的 Ryzen X3D 系列处理器，这项新技术旨在通过垂直堆叠 L2 缓存，进一步降低数据访问延迟并显著提升能效。

AMD 在专利文件中详细描述了实现这一目标的技术路径。工程师计划利用硅通孔（TSV）或键合焊盘过孔（BPV）等连接技术，在堆叠的芯片之间建立垂直通信通道。

与传统设计不同，AMD 此次选择将这些连接过孔布置在堆叠芯片的“几何中心”。这种对称且均衡的结构设计，不仅能缩短布线或管道级数，还能确保各层之间的数据访问时间保持一致，从而最大程度减少传输损耗。

专利数据直观展示了该技术的潜在性能增益。相比未采用 3D 堆叠技术的传统平面缓存，新设计能显著优化访问效率。

以典型的 1 MB L2 缓存为例，该技术能将访问所需的时钟周期从常规的 14 个减少至 12 个。虽然看似仅减少了两个周期，但在 CPU 架构设计领域，鉴于典型 L2 缓存的访问周期通常在 10 至 50 之间，这种幅度的优化已属于重大突破，有望显著提升处理器的整体运算速度。

回顾 AMD 的技术路线，其早在 2021 年便推出了基于 L3 缓存堆叠的 3D V-Cache 技术。AMD 目前已将该技术迭代至第二代，并于近期 CES 上发布了号称“全球最快游戏处理器”的 Ryzen 7 9850X3D。

需要注意的是，该专利目前（编号 US20260003794A1）仍处于申请公示阶段。虽然理论预期令人振奋，但从专利申请到最终产品上市往往存在较长的转化周期，且实际性能表现可能受多种物理因素影响。

原文：

https://www.ithome.com/0/913/668.htm